 Abnahme – Überblick |
| Diese Seite gibt einen Einstieg in das Themengebiet Abnahme. Sie stellt verschiedene Aspekte der Abnahme dar und verweist auf weitere Seiten dieses Themas. |
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 Abnahmeprozess |
| Diese Seite stellt den Abnahmeprozess von der Definition der Abnahmekriterien bis zur Unterzeichnung der Abnahmeerklärung dar. |
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| Activity-Charts |
| Activity-Charts ähneln hierarchischen Datenflußdiagrammen, d.h. die einzelnen funktionalen Komponenten (Activities) werden identifiziert und anschließend die (potentiellen) Kontroll- und Datenflüsse zwischen ihnen eingezeichnet. |
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| Algebraische Spezifikationsmethoden |
| Eine algebraische Methode verwendet Funktionen (Operationen), elementare oder abstrakte Datentypen und Axiome zur Beschreibung von Systemen. Der Zustand des Systems wird nicht explizit modelliert. |
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| Endlicher Automat |
Ein endlicher Automat ist ein Modell eines Systems mit Ein- und Ausgaben, welches auf Basis einer endlichen Anzahl von möglichen (internen) Konfigurationen arbeitet, bestimmte Eingabewörter akzeptiert und ...
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| Formale Logiken |
| Formale Logiken sind der Teil der formalen Sprachen, bei denen durch (u.U. automatisch durchführbare) Symbolmanipulation Schlüsse gezogen werden können. Damit solche Schlüsse möglich sind, müssen eine formale Syntax und eine Semantik definiert sein. |
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| Formale Sprachen und Programmiersprachen |
| Programmiersprachen sind keine formalen Sprachen im engeren Sinne, da sie in der Regel keine exakt definierte Semantik haben. Probleme bereiten hier insbesondere C, C++ und Java. |
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| Informelle und formale Spezifikation |
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| Model Checking |
| Mit Hilfe der Verifikationstechnik Model Checking ist es möglich, die Modellierung eines Systems daraufhin zu überprüfen, ob sie die Eigenschaften aus einer bestimmten Spezifikation erfüllt (...) |
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| Modellbasierte formale Spezifikation |
| Im Zentrum der modellbasierten Ansätze steht der Zustand des Systems. Systeme werden vor allem über mathematische Mittel wie Mengen, Folgen und Relationen definiert. Invarianten auf dem Zustand werden über Prädikate beschrieben. |
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| Spezifikation |
Die Methode der (formalen) Spezifikation beschreibt die (formale) Zusammenstellung derjenigen Eigenschaften, die für die (formale) Korrektheit eines in Entwicklung befindlichen Systems (oder eines Modells) nötig.
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| State-Chart |
| State-Charts sind ein Bestandteil der UML und basieren auf Zustandsautomaten, die das reaktive Verhalten des Systems bzw. einer Komponente darstellen. |
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| Statemate Verifikation |
| Mit Hilfe der vom OFFIS und der Universität Oldenburg entwickelten Verifikationsumgebung für Statemate kann die Erfüllung der Anforderungen einer in Symbolic Timing Diagrams vorliegenden Spezifikation durch ein als State-Chart vorliegendes (...) |
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| Symbolic Timing Diagrams |
| Bei Symbolischen Zeitdiagrammen (Symbolic Timing Diagrams, STD) handelt es sich um eine grafische Methode zur Erstellung formaler Spezifikationen. |
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| Temporale Logik |
| Die temporale Logik ist eine spezielle Variante der formalen Logik und dient insbesondere im Bereich des Model Checking zur Spezifikation von Eigenschaften von Systemen, die beispielsweise mit Hilfe von Kripke-Strukturen modelliert wurden. |
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| Theorem Proving |
| Unter Theorem Proving versteht man den Beweis der Korrektheit von Programmen bezüglich einer mathematisch formulierten Spezifikation. Der Korrektheitsbeweis erfolgt auf der Grundlage von formalen (...) |
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| TTCN-3 - Kernsprache - Überblick |
Die Kernsprache von TTCN-3 ist eine modulare Sprache und ist ähnlich einer typi-schen Programmiersprache.
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| TTCN-3 - Überblick |
| TTCN (die Testing and Test Control Notation TTCN-3) ist eine weit verbreitete und eingesetzte Testtechnologie - traditionell aus der Telekommunikation. In seiner neuen Version adressiert TTCN-3 einen breiteren Bereich und ermöglicht eine weite Anwendbarkeit. Es kann nicht nur für das Testen der Konformität und Interoperabilität von Kommunikationsprotokollen, sondern auch beispielsweise für das Testen der Interaktion von Sensoren, Aktuatoren und Steuereinheiten, die über Bussysteme angeschlossen werden, genutzt werden. |
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| Verifikation (formal) |
Durch eine (formale) Verifikation im Software- und Hardwareengineering wird die Übereinstimmung der Eigenschaften der erstellten Entitäten (z.B. Dokumente, Modelle, Implementierung) einer (Entwicklungs-)Phase gegenüber der nächsten sichergestellt (...)
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